|
Аннотация.
В статье приводится анализ и сравнение двух вариантов ручного проектирования самосинхронного блока умножения с накоплением: с троичным и парафазным кодированием операндов на этапах умножения и накопления. Завершающие этапы нормализации и округления результатов операций в обоих вариантах реализуются с использованием парафазного кодирования промежуточных и окончательных результатов. Показано, что аппаратные затраты варианта с парафазным умножителем в базисе комплементарной металл-диэлектрик-полупроводник (КМДП) технологии оказываются меньше на 16%, чем сложность варианта с троичным умножителем. Вследствие этого топологическая реализация варианта умножителя с троичным умножителем при изготовлении в 65-нм КМДП-технологии занимает на 26% больше места на кристалле, чем вариант с парафазным умножителем. В результате быстродействие варианта с троичным умножителем с учетом паразитных параметров, извлеченных из топологии, оказывается на 11% хуже варианта с парафазным кодированием.
Ключевые слова:
самосинхронная схема, умножитель с накоплением, парафазный код, троичный код, САПР, библиотека элементов.
DOI 10.14357/20718632260111
EDN TMIEDQ
Стр. 122-132.
Литература
1. Сорокин А.А., Мальковский С.И. Оценка производительности гибридных вычислительных систем на базе современных процессоров IBM POWER // Информационные технологии и вычислительные системы. 2022. №4. С. 27-40. https//doi.org/10.14357/20718632210303. 2. Маслов А.Е., Зорин А.А. Анализ производительности векторизованных алгоритмов // Информационные технологии и вычислительные системы. 2021. №3. С. 50-61. https//doi.org/10.14357/20718632220405. 3. Hennessy J.L., Patterson D.A. Computer architecture: A quantitative approach. 6th ed. San Mateo, CA, USA: Morgan Kaufmann, 2019. 936 p. 4. Yosys Open Synthesis Suite. URL: https://yosyshq.net/yosys (дата обращения: 30.05.2025). 5. Sparsø J. Introduction to Asynchronous Circuit Design. DTU Compute, Technical University of Denmark. 2020. URL: https://backend.orbit.dtu.dk/ws/files/215895041/JSPA_async_book _2020 _PDF.pdf (дата обращения: 30.05.2025). 6. Muller, D.E., Bartky W.S. A theory of asynchronous circuits // Proceedings of the Int. Symposium on the Theory of Switching, Harvard University Press, Cambridge, Massachusetts, 1959. P. 204-243. 7. Kishinevsky M., Kondratyev A., Taubin A., Varshavsky V. Concurrent Hardware: The Theory and Practice of SelfTimed Design. New York: J. Wiley & Sons, 1994. 386 p. 8. Fant K.M. Logically determined design: clockless system design with NULL convention logic. New York: J. Wiley & Sons, 2005. 292 p. 9. Плеханов Л.П. Основы самосинхронных электронных схем. М.: Бином. Лаборатория знаний, 2013. 208 с. 10. Sokolov I., Stepchenkov Y., Diachenko Y., Khilko D. Mathematical Models of Critical Soft Error in Synchronous and Self-Timed Pipeline // Mathematics. 2025. Vol. 13. No. 5. P. 695. https//doi.org/10.3390/math13050695. 11. Chikarenko S.K., Ivanova K.M., Skornyakova A.Y., Tyurin S.F. Self-Timed FPGA Design Perspectives // International Conference on Information and Digital Technologies, 22–24 June 2021 Zilina, Slovakia; 2021. P. 106-112. https//doi.org/10.1109/IDT52577.2021.9497620. 12. Kushnerov A., Medina M., Yakovlev A. Towards HazardFree Multiplexer Based Implementation of Self-Timed Circuits // 27th IEEE International Symposium on Asynchronous Circuits and Systems, 7-10 September 2021, Beijing, China, 2021. P. 17-24. https//doi.org/10.1109/ASYNC48570.2021.00011. 13. Nautiyal V., Singla G., Maiti B., Kinkade M. Self-Timed Write Aid Circuit for Tall Memories in Advanced CMOS Technologies // IEEE International Symposium on Circuits and Systems (ISCAS), 22–28 May 2021, Daegu, Republic of Korea, 2021. P. 1-4. https//doi.org/10.1109/ISCAS51556.2021.9401420. 14. Fiorentino M., Thibeault C., Savaria Y. Introducing KeyRing self-timed microarchitecture and timing-driven design flow // IET Computers & Digital Techniques. 2021. Vol. 15. P. 409-426. https//doi.org/15. 10.1049/cdt2.12032. 15. Sakib A.A. Soft Error Tolerant Quasi-Delay Insensitive Asynchronous Circuits: Advancements and Challenges // 34th SBC/SBMicro/IEEE/ACM Symp. on Integrated Circuits and Systems Design, 23–27 August 2021, Brazil (virtual), 2021. P. 1-6. https//doi.org/10.1109/SBCCI53441.2021.9530001. 16. IEEE Computer Society. IEEE Standard for floating-point arithmetic IEEE Std. 754. 2008. https//doi.org/10.1109/IEEESTD.2008.4610935. 17. Pillai R.V.K., Shah S.Y.A., Al-Khalili A.J., Al-Khalili D. Low power floating-point MAFs – A comparative study // ISSPA 2001: Sixth International Symposium on Signal Processing and its Applications, 13–16 August 2001, Kuala Lumpur, 2001. Vol. 1. P. 284-287. 18. Seidel P.-M. Multiple path IEEE floating-point fused multiply-add // 46th IEEE International Midwest Symposium on Circuits and Systems, 27–30 December, Cairo, Egypt, 2003. P. 1359-1362. 19. Quinnell E.C. Floating-point fused multiply-add architectures. Ph.D. Thesis, The University of Texas at Austin, May 2007. 150 p. URL: https://repositories.lib.utexas.edu/bitstream/handle/2152/3082/ quinnelle60861.pdf (дата обращения: 04.06.2025). 20. Bruintjes T.M. Design of a Fused Multiply-Add FloatingPoint and Integer Datapath. Master's thesis, University of Twente, Enschede, Netherlands, 2011. 154 p. 21. Galal S., Horowitz M. Energy-Efficient Floating-Point Unit Design // IEEE Transactions on computers. 2011. Vol. 60. No. 7. P. 913-922. 22. Noche J.R., Araneta J.C. An asynchronous IEEE floatingpoint arithmetic unit // Science Diliman, Philippines. 2007. Vol. 19. No. 2. P. 12-22. 23. Patent US No. 20130124592/ 2013. Manohar R., Sheikh B.R. Operand-optimized asynchronous floating-point units and method of use therefor. 24. Bingham N., Manohar R. Self-Timed Adaptive Digit-Serial Addition // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2019. Vol. 27. No. 9. P. 2131-2141. https//doi.org/10.1109/TVLSI.2019.2918441. 25. Соколов И.А., Степченков Ю.А., Бобков С.Г., Рождественский Ю.В., Дьяченко Ю.Г. Умножитель с накоплением: методологические аспекты // Системы и средства информатики. 2014. Вып. 24. № 3. С. 44-62. https//doi.org/10.14357/08696527140304. 26. Степченков Ю.А., Дьяченко Ю.Г., Рождественский Ю.В., Морозов Н.В., Степченков Д.Ю., Рождественскене А.В., Сурков А.В. Самосинхронный умножитель с накоплением: практическая реализация // Системы и средства информатики. 2014. Вып. 24. № 3. С. 63-77. https//doi.org/10.14357/08696527140305. 27. Stepchenkov Y., Rogdestvenski Y., Diachenko Y., Stepchenkov D., Shikunov Y. Energy-efficient speed-independent 64-bit fused multiply-add unit // IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering, 28–31 January 2019, Saint Petersburg and Moscow, Russia, 2019. P. 1709-1714. https//doi.org/10.1109/EIConRus.2019.8657207. 28. Makino H., Nakase Y., Suzuki H., Morinaka H., Shinohara H., Mashiko K. An 8.8-ns 54x54-bit multiplier with highspeed, redundant binary architecture // IEEE Journal of Solid-State Circuits. 1996. Vol. 31. No. 6. P. 773-783. https//doi.org/10.1109/4.509863.
|
